单次脉冲发生器电路图大全（七款单次脉冲发生器电路设计原理图详解） - 信号处理电子

单次脉冲发生器电路图设计（一）

机械开关闭合时，一般都会产生“抖动”，在某些控制电路中，是不允许这种现象发生的。如图所示，为单脉冲发生器，可有效地去除机械开关的抖动问题。

图、单脉冲发生器

开机时，R、C清零IC1，Q1=Q2=0。J—K触发器IC1接成2位移位寄存器。当开关K置a时，门c输出“1”，CP脉冲来到时，Q1=J1=1，此时，若K产生了抖动，假设为一通一断，只要K不与—a接通，门c输出为“1”不变。在下一个CP脉冲来到时，Q2=J2=1，Q1和—Q2的状态改变正好经历了1个CP脉冲的周期，经与非门2a后，输出1个单脉冲。波形图如图所示。

图、单脉冲发生器波形图

单次脉冲发生器电路图设计（二）

安装在逻辑开关的右边。当按、放一次按纽“P”时，可在P+、P—端同时产生正极性和负极性单次脉冲。电路如附图1-6所示。单次脉冲分别在输入（出）插孔板上对应的P+、P—插孔输出。单脉冲发生器的电源与+5V电源在内部已接通。由于采用了防抖动电路，输出电平是无抖动的。

单次脉冲本来是可以由按钮式开关来获取的，但是由于在按钮的按动过程中极易发生抖动现象，因而所获取的往往并不是单个的脉冲，而是一组数目不定的脉冲串，虽然有的电路中加有防抖动电路，但对于某些电路仍不能保证其工作的可靠性。如图所示电路可以确保每按动一次按钮，可以取得一个脉冲，工作十分可靠。

真值表

单次脉冲发生器电路图设计（三）

利用程控单结晶体管Th可构成有多种波形输出的脉冲发生器电路。图b示出从图a电路中a、b、c、d各点输出的脉冲波形。本例中Ub=50V，脉冲频率f=1000Hz，脉冲峰值U=Up=20V.元件参数R1=0.164M欧，R2=0.256M欧，R3=4.9M欧，R4或R5=8欧，C=410pF。

单次脉冲发生器电路图设计（四）

单次脉冲发生器电路图设计（五）

1、按键消抖电路原理

为了使按键消抖电路模块简洁，移植性好，在此用计数器的方式实现按键消抖的功能。

计数器模值n根据抖动信号的脉冲宽度和采样脉冲信号CLK的周期大小决定。计数模值n=延时／脉冲信号采样周期。一般按键抖动时间为5～10ms，甚至更长。笔者用的开发板提供的系统时钟为24MHz，按公式计算，当计数器模值取20位，计数到219即h80000时，大约延时22ms。计数期间认为是按键的抖动信号，不做采样；计数器停止计数，认为采样信号为稳定按键信号。这样就可以把按键时间小于22ms的抖动信号滤掉。

引入一个采样脉冲信号CLK，并输入按键信号KEY。KEY输入低电平，计数器开始做加法计数，当计数到h80000即计数器中最高位Q19为1，计数器停止计数，输出Q19，作为按键的稳定输出，计数期间Q19输出为0；KEY输入高电平，计数器清零，Q19输出为0。所以该电路需按键22ms才会得到有效信号。

2、键控单脉冲发生器电路原理

键控单脉冲发生器利用上述电路解决按键消抖问题，得到稳定的信号。用两个D触发器和一个与门产生单脉冲，如图1所示。

D触发器U2A收到稳定信号D1=1后被触发。触发器U2A中的Q1端得到与CLK同步的正向脉冲。输出Q1到D触发器U3A，得到比Q1延迟一个时钟周期的的正向脉冲，将Q2端输出取反得到一个负向脉冲。Q1与Qn2的输出作为一个与门的输入，会输出一个脉宽是原时钟周期2倍的单脉冲。

为了使得出的单脉冲脉宽与时钟周期相等，相位与时钟周期相同，对图1中电路设计做了改进，如图2所示。

图2中时钟送入D触发器前加了非门，使Q1端产生与nCLK（CLK的反向脉冲信号）同步的正向脉冲，与门输出单脉冲与CLK差半个时钟周期，作为D触发器U4A的输入D4，在CLK上升沿U4A被触发，使单脉冲脉宽与时钟周期相同，实现了等脉宽。并延迟了半个时钟周期使输出脉冲与时钟周期对应，实现了相位调整。整个单脉冲发生器的时序图如图3所示（图3中的t1，t2是任意键按下与键抬起时刻）。

单次脉冲发生器电路图设计（六）

如图所示是由双D触发器CD4013、14二进制串行计数器／分频器和振荡器CD4060等组成的单脉冲／连续脉冲发生电路，主要应用于电子仪表的调校中。

单脉冲/连续脉冲发生电路

该电路主要由触发按键，单脉冲发生电路和连续脉冲发生电路三部分组成。其中按键开关SB和晶体三极管VT组成触发按键；IC1、IC3以及IC4组成单脉冲发生电路；IC2、IC3以及IC5组成连续脉冲发生电路。

当按键开关SB没有被按下时，晶体三极管VT为截止状态，集电极将输出的高电平输送到IC1、IC3、IC4以及IC5的复位端R，使电路复位，IC3、IC4、IC5的输出端Q输出高电平。由图中可以看到，IC2的复位端R连接到IC5的输出端Q上，因此，IC2也发生复位。当按下按键开关SB时，晶体三极管VT导通，集电极输出的低电平使IC1、IC3、IC4以及IC5的复位端R变为低电平状态，各部分电路开始工作。

在单脉冲发生电路中，按下按键开关SB后，IC1产生的触发脉冲由输出端Q6输出并传送给IC4的CP端，D触发器IC4得到了脉冲，触发内部进行翻转，输出端Q输出高电平。当松开SB后，三极管VT又截止，振荡器停止工作。IC3复位后，输出端Q为高电平状态。这样就能使电路在下一次按键时输出单脉冲。

在连续脉冲发生电路中，当按下按键开关SB后，IC1产生的触发脉冲由输出端Q13输出并传送给IC5的CP端，D触发器IC5翻转，输出端Q输出高电平，Q输出低电平，该低电平分别传输到IC2的复位端R和IC4的D端，使经IC2分频的单脉冲锁存住。同时，由IC2的Q6端输出的脉冲连接到IC3的CP端，被接成T触发器的IC3对该脉冲进行2分频，此时输出端Q输出的就为连续脉冲。

单次脉冲发生器电路图设计（七）

它是一个基本多谐振荡器。电路如附图1-7所示。通过转换开关“K”的转换，能产生1～10Hz及20～150KHZ左右的脉冲信号，脉冲频率和宽度在上述范围内连续可调。脉冲主频信号在输入（出）插孔板上输出，在主频信号的左边插孔可输出主频频率的2、4、8、16的同步分频信号，连续脉冲发生器的电源内部已连通。

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脉冲计数器电路图设计（一）

脉冲计数器电路图，本计数器包括降整流电路，光控脉冲发生器，计数电路，译码，显示电路。

脉冲计数器电路图设计（二）

如图所示，是计数器实例，它是对A端加的脉冲进行累积计数的电路，一般多用于输入脉冲的计数。S1～S4为复位开关，用于计数数的设定。计数到设定的计数数时负载电路动作，相应的继电器控制有关的电路动作。若在A端子施加图5－12的时间脉冲，也可以构成以电源频率为基准的数字定时电路。

脉冲计数器电路图设计（三）

计数是一种最简单基本的运算，计数器就是实现这种运算的逻辑电路，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能，计数器是由基本的计数单元和一些控制门所组成，计数单元则由一系列具有存储信息功能的各类触发器构成，这些触发器有RS触发器、T触发器、D触发器及JK触发器等。计数器在数字系统中应用广泛，如在电子计算机的控制器中对指令地址进行计数，以便顺序取出下一条指令，在运算器中作乘法、除法运算时记下加法、减法次数，又如在数字仪器中对脉冲的计数等等。计数器可以用来显示产品的工作状态，一般来说主要是用来表示产品已经完成了多少份的折页配页工作。它主要的指标在于计数器的位数，常见的有3位和4位的。

脉冲计数器电路图设计（四）

如图所示电路，原机械计数器只有两个磁开关信号端子，电子计数器则增加了c、d两个AC6.3V输入端子，共有4个接线端子。C1、C2、VD1、VD2组成倍压整流、滤波电路，经7805稳压后，输出5V稳定直流电压，经VD3、VD4降压后，得到约3.6V的直流电压，E1为小型3.6V镍镉充电电池，市电正常时，对其进行充电；市电断电时，E1对负载进行供电，以保持断电时的计数数值，VD3、VD4在这里起隔离作用。a、b两端输入磁开关闭合时接通交流220V电压，此电压经R1～R4降压，并经VD5～VD8桥式整流后，得到约6V的直流脉动电压，经R5限流后，加在光电耦合器的发光管上，使发光管点亮，光敏管受光照电阻下降，从而产生一个下降脉冲，经CD4011的N3反相后，加在N1、N2组成的触发器上，由N1输出计数脉冲，N1、N2、N3共同构成脉冲整形电路。CD40110是将计数器、锁存器、译码器和笔段显示驱动器制作在同一基片上的“四合一电路”芯片，其5脚置高电平时，计数器复位，因而，K2是清零开关。9脚为加计数输入端，7脚为减计数输入端。整形后的计数脉冲从9脚输入，当第一片CD40110计至“9”时，若再输入一个脉冲，则10脚输出一个进位脉冲。依次类推，总共能计量“99999”印张（最左边一个数码管只显示零，不起计数作用）。

元器件选择：光耦合器OP1选择TLP532，也可选择TLP332、TLP632等型号。数字电路选择CD4011型号。其他元器件如图所标注。

脉冲计数器电路图设计（五）

CD4017是5位Johnson计数器，具有10个译码输出端，CP，CR，INH输入端。时钟输入端的斯密特触发器具有脉冲整形功能，对输入时钟脉冲上升和下降时间无限制。INH为低电平时，计算器在时钟上升沿计数；反之，计数功能无效。CR为高电平时，计数器清零。Johnson计数器，提供了快速操作，2输入译码选通和无毛刺译码输出。防锁选通，保证了正确的计数顺序。译码输出一般为低电平，只有在对应时钟周期内保持高电平。在每10个时钟输入周期CO信号完成一次进位，并用作多级计数链的下级脉动时钟。

CD4017逻辑结构图

十进制计数／分频器CD4017，其内部由计数器及译码器两部分组成，由译码输出实现对脉冲信号的分配，整个输出时序就是O0、O1、O2、…、O9依次出现与时钟同步的高电平，宽度等于时钟周期。

CD4017有10个输出端（O0～O9）和1个进位输出端～O5-9。每输入10个计数脉冲，～O5-9就可得到1个进位正脉冲，该进位输出信号可作为下一级的时钟信号。

CD4017有3个输（MR、CP0和~CP1），MR为清零端，当在MR端上加高电平或正脉冲时其输出O0为高电平，其余输出端（O1～O9）均为低电平。CP0和～CPl是2个时钟输入端，若要用上升沿来计数，则信号由CP0端输入；若要用下降沿来计数，则信号由～CPl端输入。设置2个时钟输入端，级联时比较方便，可驱动更多二极管发光。

由此可见，当CD4017有连续脉冲输入时，其对应的输出端依次变为高电平状态，故可直接用作顺序脉冲发生器。

用CD4017和选择开关组成多进制计数器

CD4017组成的1/n计数器电路图

用CD40171C构成1/n计数器可以分为两种情况：当n=10时，只需使用一块CD4017IC，外接n个门电路即可构成1/n计数器如图1-n所示。在时钟脉冲的作用下，CD4017IC逐个。计数当到第Yn个译码输出时，由外接或非门组成的R-S触发器产生正脉冲输出使CD40171C复零。如果n》=6时，则信号可由进位输出端QCO输出;如果n6时，则信号要由YO译码输出端输出因为n6时，q由端始终保持高电平（参见CD4017波形图），不会产生脉中跳变。

当分频系数n》10时，应根据n的大小来确定CD4017的位数当n=60时的电路工作原理如图1-12所示。输入时钟脉中当个位数的输出YO为“1，十位数的输出Y6为”1“时由外接门电路组成的R-S触发器产生正脉冲输出，从而使各级计数器全部清零。到输入脉冲变为0电平时CD4017的YO输出端又使R-S触发器复位，于是又开始新的一轮计数如此循环往复即得到连续的60分频脉冲输出。

用CD4017组成1～17进制计数器电路

脉冲计数器电路图设计（六）

电路中由两个与非门构成单脉冲发生器，74LS161计数器对其产生的脉冲进行计数，计数结果送入字符译码器并驱动七段数码管，使数码管显示单脉冲发生器产生了多少个脉冲信号。

74LS161计数器的级连使用：下图是由74LS192利用进位输出控制高一位的加计数端构成的加数级连示意图：

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