使用FPGA实现并/串转换电路-电路图讲解-电子技术方案

 并串转换电路在通信接口中具有广泛的应用，可编程逻辑阵列由于具备灵活、可重构等特点非常适应于并串转换硬件电路的实现。为了解决硬件电路结构中资源与性能的矛盾，分析比较了移位寄存器、计数器与组合逻辑条件判定三种不同的并串转换硬件电路结构，并通过设计仿真对其进行了功能验证和性能评估。实验结果表明采用移位寄存器的实现方法具有最优的速度性能，采用计数器的实现方法具有最优的性价比，采用组合逻辑条件判定的实现方法具有最少的寄存器资源消耗，可根据实际应用需求合理选择并串转换硬件电路实现方式。  

0 引言 并串转换电路作为一种重要的数字信号传输途径，在SPI、I2C、UART等接口协议及高速SERDES、PCIE等通信接口上具有广泛的应用。在近年来的集成电路发展中，针对并串转换电路的设计主要有三种途径，分别是采用集成电路定制的设计方式、基于可编程逻辑阵列（Field Programmable Gate Array，FPGA）的设计方式以及采用软件的设计方式。基于集成电路定制的并串转换电路设计方式由于流片成本高昂，通常仅应用在一些对传输速率要求非常高的场合，如1.25 Gbps的并串转换集成电路、2.5 Gbps的PCIE并串转换电路、1.25 GHz的差分收发芯片以及4G高速并串转换电路等。而采用软件的并串转换设计方式通常只适应于传输速率要求较低的场合，同时由于软件设计方式通常要占用处理器的时间，在频繁通信的场合会降低处理器的性能。基于FPGA的并串转换电路实现由于能够很好的在成本和性能之间取得一个折中，因而获得了广泛的发展，如在SPI、I2C等接口协议中的应用。   

 在基于FPGA的并串转换电路实现中，采用计数器的方法来实现并串转换电路是应用最多的方法，如孙志雄等采用计数器的方法实现了16位输入/8位数据输出的并串转换电路设计及仿真，王冲等采用计数器的方法实现了9位的并串转换电路设计，王鹏等采用计数器的方法实现了N位的并串转换电路设计，薛沛祥等采用计数器的方法实现了任意位的并串转换电路设计。由于在基于FPGA的设计中，资源使用与速度是一对矛盾体，因而如何根据具体的应用需求以最小的资源来获得最大的性能是工程设计的目标。   

 针对不同的应用需求，基于FPGA对不同的并串转换电路进行了硬件实现，分别比较分析了采用移位寄存器、计数器及组合逻辑条件判定三种并串转换硬件电路结构的资源消耗与速度性能，并通过设计仿真对并串转换硬件电路的功能进行了验证。实验结果表明采用移位寄存器的并串转换电路实现方法具有最优的速度性能表现，可适应于高速应用的领域。采用计数器的并串转换电路实现方法具有最优的性价比表现，具有资源与速度的综合能力优势。采用组合逻辑条件判定的并串转换电路实现方法在一些对寄存器资源有严格限定的场合具有较高的应用价值。  

1 硬件实现结构 资源和性能是硬件电路结构的一对矛盾体，如何设计更好的硬件电路结构使其资源使用更小、性能更高成为研究者的追求目标。基于FPGA的并串转换电路有不同的硬件实现结构，为了在其资源使用和性能之间找到一个最优的平衡，分析比较了三种不同的并串转换电路硬件结构，分别如图1、图2和图3所示。

 方法1的并串转换电路硬件实现结构采用了移位寄存器的设计方案，通过设计N个移位寄存器，并初始化为0，在每个时钟周期左移一个寄存器（置1），来控制串行输出数据的位宽。这种设计方案由于组合逻辑设计较少，因而关键路径的延迟理论上会更短，整个硬件电路的速度会更高。   方法2的并串转换电路硬件实现结构采用了计数器累加的设计方案，通过设计一个位宽为log2N的计数器，进行N次累加后来控制串行输出数据的位宽。这种设计方案减少了寄存器资源的使用量，其关键路径由组合逻辑的加法器决定，关键路径延迟会比方法1更长一些。   方法3的并串转换电路硬件实现结构采用了组合逻辑条件判定的设计方案，通过对N位并行输入的数据依据奇偶特性进行位与及位或组合逻辑判定，进而来对串行输出数据的位宽进行控制。这种设计方案在硬件描述语言代码上显得更简单点，其寄存器资源使用与方法2相差不大，但由于采用了更多的组合逻辑运算，因而其关键路径延迟在三种方法中应当是最长的。                                          

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众所周知，EMC是指电磁兼容测试，指设备所产生的电磁能量既不对其它设备产生干扰，也不受其他设备的电磁能量干扰的能力。隔离电源模块的EMC测试包含EMI（电磁干扰）测试和EMS（电磁抗扰度）测试两项，那么如何保证电源模块的EMC性能呢？这里将为大家揭晓。  

1、EMC简介 EMI电磁干扰指被测设备对周围设备产生干扰的能力，主要包括传导骚扰CE、 辐射骚扰RE。电源模块的EMS电磁抗扰度指由于在正常运行时，设备或系统能承受相应标准规定范围内的电磁能量干扰，根据国标根据国标GB/T 16821-2007 《通信用电源设备通用试验方法》中规定电源模块测试主要包括群脉冲抗扰度（EFT）、浪涌抗扰度（SURGE）、静电放电抗扰、辐射抗扰度等项目。 EMC的产生必须具备的三要素，干扰源、传输介质以及敏感设备，如下图1所示。三者缺一个都构不成EMC问题，那么电源模块的设计中仅需针对其中一个方面进行整改即可实现EMC防护，例如从干扰源进行根除、改善传输介质避免干扰传递或将敏感设备远离干扰源等方法。 

 图1  EMC三要素  

2、EMC干扰防护第一式——电路设计 高功率密度、高转换效率的电源模块一般都是开关电源，在开关管开通、关断时，电压和电流都会被斩波，造成较大瞬态变化（di/dt、dv/dt），所以电源模块不论其使用什么样的拓扑结构，只要是开关电源，其都会产生一定程度的EMC干扰如图2所示。

图2  开关电源常见拓扑与斩波   

 电源模块的EMC性能可通过优化自身拓扑结构和规范PCB设计进行提升。例如： l电路设计中，以先保护后滤波为原则，保护器件应放置在离产品的静电导入口最近的地方；   l拓扑设计中，选择连续导通模式（CCM）的拓扑，例如Boost、全桥、推挽等拓扑；   l在电路防护方面，开关管建议加RC吸收电路和RCD吸收电路，且靠近开关管放置，从而降低尖峰电压，在EMC传输路径上使用π型滤波和全波整流电路等滤波电路，具体可参考图3；   lPCB设计中，尽可能地大面积铺地，并且尽量减小对地平面的分割，减小回路面积，从而降低干扰。避免出现大面积孤立铜区，大面积孤立铜区会因电磁等原因影响模块的可靠性；减少布线的长度，从而减小动态节点处电感，避免产生较强的电磁场。

 图3  电源模块EMC优化拓扑  

3、EMC干扰防护第二式——器件选择 电源模块的元器件选择会直接的影响模块的整体性能，接下来将为大家从电源芯片、高频变压器、场效应管以及共模电感等方面介绍，具体如下所示。   l高频变压器：应保证直流损耗低、交流损耗低，漏感小，并且需要良好的绕组布局让绕组之间有良好的屏蔽，从而使开关电源工作时，在漏极产生的尖峰尽可能的小；   l场效应管：关注其导通电阻和低栅极电荷两项参数，这两项即影响模块的EMC性能也影响整体的效率，所以要做好两者的平衡；   l共模电感：与其他无源器件相同，关注其电参数，例如额定电压、额定电流、电感量以及漏感等参数   l滤波电容：应用于输入端进行滤波；应用于输出端吸收开关频率及高次谐波电流分量，需求趋势是小型大容量化、高频低阻抗化以及高耐压；   l压敏电阻：要求最大直流工作电压大于电源及信号线直流工作电压。

 图4  电源模块部分元器件                                          

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