鳍式场效晶体管集成电路设计与测试-电子技术方案|电路图讲解

鳍式场效晶体管的出现对集成电路物理设计及可测性设计流程具有重大影响。鳍式场效晶体管的引进意味着在集成电路设计制程中互补金属氧化物（CMOS）晶体管必须被建模成三维（3D）的器件，这就包含了各种复杂性和不确定性。加州大学伯克利分校器件组的BSIM集团开发出了一个模型，被称作BSIM-CMG （common multi-gate）模型，来代表存在鳍式场效晶体管的电阻和电容。晶圆代工厂竭力提供精准器件及寄生数据，同时也致力于保留先前工艺所采用的使用模型。

寄生提取挑战

然而，每个晶圆代工厂都会修改标准模型以使得更贴切地表现特定的架构和工艺。此外，在这些先进的工艺节点处，晶圆代工厂希望其通过参考场解算器建立的“黄金”模型与该领域设计人员使用提取工具得到的结果有更紧密的关联。在28纳米级节点，晶圆代工厂希望商业提取工具精度介于其黄金模型的5%到10%之间。对于鳍式场效晶体管工艺，晶圆代工厂要求商业提取工具与黄金模型之间的平均精度误差在2%以内，3倍离散标准偏差仅为6%-7%.

最具挑战性的任务是计算鳍式场效晶体管与其周围环境之间更复杂且无法估量的相互之间的寄生数据，这需要涉及前段制程（FEOL）几何结构的精确3D建模。确保三维空间中的精度需要使用3D场解算器进行提取。3D场解算器在先前用于制程特性而非设计，因为其计算成本太高且速率太慢。现在新一代的三维提取工具，比如Mentor的Calibre xACT，通过采用自我调整网格化技术加速计算的方法使其运行速度比之前快了一个数量级。其还有可利用现代多CPU计算环境的高度可扩容架构。有了这些功能，提取工具可以轻松地在32 CPU机器上执行场解算器计算解决方案，小至数个单元大至数百万内嵌晶体管的模块。

在全芯片层次，我们需要考虑数十亿晶体管设计以及几千万根连接导线，即使是快速场解算器也无法提出实用的周转时间。解决方法是采用先进的启发式算法，对于复杂的结构采用场解算器，对于一般的几何图形可采用基于表格的提取方法（table-based）。这种方法是可行的，由于在布线网格中的电场模型类似于前制程节点所见的。在最理想的情况下，设计工程师所用的提取使用模型不会改变，因为提取工具会自动在场解算器和表格方法之间移动。

随着双重和三重光罩在从20纳米级节点制造开始中扮演着越来越重要的作用，我们正经历着互连角点（interconnect corners）数量的飞跃。在28纳米，5个互连角点是可能的，然而对于16纳米级，我们预计需要11-15个角点。先进的多角点分析计划可以实现更高效的计算，减少每个额外角点所需的额外计算量。此外，我们可以并行处理角点，以使每一个额外角点仅增加10%的整体周转时间。这意味着15个角点只需要2.5倍的单个角点运行时间。

测试挑战

测试和失效分析是特别重要的，因为鳍式场效晶体管的关键尺寸首次比底层节点尺寸小得多。这使得提高的缺陷水平以及增加良率的挑战日益受到关注。单元识别（Cell-Aware）的测试方法特别适合于解决这些问题，因为它可以锁定晶体管级的缺陷。相对来说，传统的扫描测试模式只能识别单元之间互连件的缺陷。单元识别分析过程建立一个基于单元布局内缺陷仿真行为的故障模型。结果能生产出更高质量的图形向量。当采用单元识别方式自动产生测试图形向量（ATPG），硅验证结果表明从350纳米级到鳍式场效晶体管级的技术节点，明显检测出额外更多的缺陷，超出固定模式及过渡模式。

考虑具有三个鳍的多鳍式场效晶体管。最近的研究建议，这样的晶体管应考虑两个缺陷类型：导致晶体管部分或全部击穿的泄漏缺陷以及导致晶体管部分或完全关闭的驱动强度缺陷。


图1：鳍式场效晶体管泄漏缺陷的测试

泄漏缺陷可以通过在每个晶体管的3鳍片两端栅极（从漏极到源极）放置电阻来分析，如图1所示。在单元识别分析过程中，模拟仿真（analog simulation）在一个给定单元库对于所有鳍式场效晶体管的所有不同电阻值的电阻进行。在晶体管在一定门阈值的情况下响应延迟，对缺陷进行建模。驱动强度缺陷可以通过在漏极和每个栅极之间以及在源极和栅极之间放置电阻的方法来分析。至于泄漏测试，模拟仿真通过改变每个电阻的电阻值来进行。每个鳍片的响应时间差异用于决定是否需要进行缺陷建模。其他的鳍式场效晶体管缺陷类型可以通过类似的方法来处理。

鳍式场效晶体管确实带来了一些新的挑战，但电子设计自动化工具供货商和晶圆代工厂会尽全力以对集成电路设计流程影响最小的方式整合解决方案。

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电容式触摸感应检测按键电路是一类对静电特别敏感的电路，因此静电放电（ESD）保护结构的选择问题对这一类电路显得特别重要。一方面要确保所选择的ESD保护结构有足够的抗静电能力，另一方面这种ESD保护结构又不能使芯片的面积和成本增加太多，基于此要求，介绍了3种应用在电容式触摸感应检测按键电路中的ESD保护结构。主要描述了这3种结构的电路形式和版图布局，着重阐述了为满足电容式触摸感应检测按键电路的具体要求而对这3种结构所作的改进。列出了这3种改进过后的ESD保护结构的特点、所占用芯片面积以及抗静电能力测试结果的比较。结果表明，经过改进后的3种ESD保护结构在保护能力、芯片面积利用率以及可靠性等方面都有了非常好的提升。

电容式触摸感应检测按键电路是近年来行业内较高的集成电路产品，这类电路通常设有一路或者多路高灵敏度的感应输入端，实际应用时通过人体手指靠近芯片检测电荷的移动，产生额外电容而改变频率或占空比，从而判断人体手指触摸动作，实现按键功能。众所周知人体是最大的静电携带者，因此在人体手指靠近芯片时会有大量静电向芯片传送，将产生潜在的破坏电压、电流以及电磁场，从而将芯片击毁，这就是静电保护（electronic staticdischarge，ESD）问题。ESD是金属－氧化物－半导体（metal-oxide-semiconductor，MOS）集成电路中最重要的可靠性问题之一，尤其是针对本文所讨论的电容式触摸感应检测按键电路。为了保证高可靠性，这类电路的ESD保护能力通常要求达到8000 V，甚至要达到10 000 V，因此必须通过在电路中加入有效的ESD保护结构才能满足设计要求。此外，这种保护结构又不能占用太多的芯片面积，否则将明显增加芯片成本，从而限制芯片的推广应用。因此如何选择合适的ESD保护结构，既能保护这一类触摸感应按键检测电路，又不至于太多增加芯片成本是这类电路设计中至关重要的问题。

本文介绍了3种应用于笔者所开发的电容式触摸感应检测按键电路中的ESD保护结构。这3种保护结构在传统ESD结构基础上结合电容式触摸感应检测按键电路的具体特点进行全面改进，以达到保护电路且尽量少地增加芯片面积的要求。这些结构也适用于其他类似的电路，希望能够给广大从事集成电路设计的工程师在考虑ESD问题时提供一些参考设计。

1、3种ESD保护结构

1.1、二极管加电阻ESD保护结构

图1（a）是MOS集成电路中最常见的一种ESD保护结构。需要在电路的每一个压焊点都插入该结构，保护图中的Mp和Mn两个MOS管。这种结构包括与压焊点直接相连的栅极和源极短接的PMOS管Mp以及栅极和源极短接的NMOS管Mn.其中Mp和Mn这两个管子可以等效成两个二极管D1和D2.实际应用时在压焊点上会引入较大的静电，根据晶体管原理，这个较大的静电会引起Mp和Mn两个管子被雪崩击穿。通过插入图1（a）中的ESD保护结构，在这个大静电还没有到达Mp和Mn之前首先引起两个二极管D1和D2反向击穿，形成到电源和地的电流通路，把大电流泄放掉；另外电阻R起限流作用。这两个措施就起到了保护Mp和Mn的作用。这种ESD保护结构的ESD保护能力通常在2000～3000V.为了进一步提高ESD保护能力，在电容式触摸感应检测按键电路中对这种结构进行改进，如图1（b）所示。图1（b）显示了一种针对NMOS管的三级二极管加电阻网络的ESD保护结构，针对PMOS管的保护结构与此类似。每一级的原理与图1（a）类似，但这种结构能够利用三级电阻和二极管网络的限流和分压作用提供多个泄放通路，从而逐级泄放大电流，提高ESD保护能力。以图1（b）中的MOS管Mn为例来说明这种改进的ESD保护结构的电路结构参数应该如何选择。Mn的栅击穿电压是12.5V，按照ESD保护原理，经过多级限流电阻之后落在Mn栅极的电压须小于这个管子的栅击穿电压，保护电路才能起到保护作用，通过计算，采用三级二极管加电阻网络结构可以达到保护Mn的目的，其中每一级限流电阻值为100Ω，而D1，D2和D3 3个二极管也可以采用图1（a）中所示的栅极和源极短接的MOS管。


图1二极管加电阻ESD保护结构

1.2、可控硅整流器的ESD保护结构

图2（a）是可控硅整流器（silicon controlledrectifiers，SCR）ESD保护结构的纵向剖面图，图2（b）是这种结构的等效电路图。

图2（b）中Mp是一个栅极和源极短接的PMOS管，起到ESD保护作用；Q1是一个pnp型三极管，其发射区是由n阱内的p+扩散区构成，n阱是它的基区，p衬底作为集电区；另一个Q2是NPN型三极管，阱外的n+是其发射区，p衬底是它的基区，n阱是集电区。以上两个管子组成一个称之为可控硅整流器的4层半导体器件。这4层依次是p+扩散区、n阱、p衬底和n+扩散区，此种pnpn结构内有npn和pnp之间的正反馈，提供了良好的ESD泄放通路，具有非常明显的ESD保护性能。因此在芯片的每一个压焊点上都插入这样一个结构，就能在最小的布局面积下提供最高的ESD防护能力。图2（b）中R1是n阱接触电阻，R2是p衬底接触电阻。

据半导体器件原理，上述的4层结构作为ESD保护器件来说，其起始导通电压等效于MOS工艺下n阱与p衬底之间的击穿电压。由于n阱具有较低的掺杂浓度，这是由半导体工艺所决定的，因此其与p衬底之间的击穿电压高达30～50V，如此高的击穿电压使SCR结构在ESD防护设计上需要再加上额外的二级保护结构，在图2（b）中已经标注出来。这是因为图2（b）中需要保护的MOS管M的栅击穿电压只有12.5V左右，而SCR要到30V以上才导通，在ESD电压尚未升到30V之前，这个SCR结构是关闭的，这时SCR器件所要保护的M管早就被ESD电压破坏了，因此必须加入二级保护结构。利用这个二级保护结构，在其被ESD破坏之前，SCR结构能够被触发导通，从而泄放ESD电流，只要SCR结构一导通，其低的保持电压便会钳制住ESD电压在很低的值，因此这个SCR结构可以有效地保护M管。但这种额外增加的二级保护结构必然会造成芯片面积的增加，导致芯片成本的上升。


图2 SCR ESD保护结构纵向剖面图及其等效电路图

为解决这个问题，在电容式触摸感应检测按键电路中采用了一种改进的SCR ESD保护结构。在该结构中增加一个图2（b）虚线框中所示的薄栅氧NMOS管Q3.依据晶体管原理，击穿电压与栅氧是直接相关的。这个NMOS管以橫跨的方式在n阱与p衬底的界面上，可以使SCR结构的起始导通电压下降到10～15V，这就使SCR结构不需要额外的二级保护结构便可以有效地保护电路内部M管，从而减小了芯片面积。SCR结构的导通过程描述如下：其内嵌的薄栅NMOS管Q3发生回流击穿时，引发电流自其栅极流向p衬底，这会引起电流自n阱流向p衬底，也因而触发了SCR结构的导通。为了防止SCR结构在普通MOS管正常工作情形下会被导通，其内嵌的薄栅NMOS管Q3的栅极必须要连接到地，以保持该NMOS管关闭，如图2（b）所示。

图3显示了改进的SCR ESD保护结构的版图，包括作为ESD保护器件的Q1，Q2和宽长比为180/1的PMOS管Mp，还有就是作为ESD二级保护器件的薄栅管Q3.图中VDD是管子所接的电源端，GND是管子所接的地端。


图3改进的SCR ESD保护结构版图

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