高速模数转换器所需的极低抖动编码（采样）时钟_电工基础电路图讲解

　　电路功能与优势

　　本电路利用ADF4002频率合成器产生极低抖动编码（采样）时钟，以控制模数转换器AD9215的采样。编码时钟上的抖动会降低总信噪比（SNR），二者的关系如下式所示：

　　其中f为满量程模拟输入频率，tj为均方根抖动。公式1中的“SNR”是仅由时钟抖动决定的SNR，与ADC的分辨率无关。

　　电路描述

　　ADF4002由低噪声数字鉴频鉴相器（PFD）、精密电荷泵、可编程参考分频器和可编程N分频器组成。14位参考计数器（R计数器）允许PFD输入端的REFIN频率为可选值。如果频率合成器与一个外部环路滤波器和电压控制振荡器（VCO）一起使用，则可以实现完整的锁相环（PLL）。

　　图1显示ADF4002与VCXO共同为高速模数转换器提供编码时钟。本应用中的转换器为一款10位转换器AD9215-80，它可接受最高80 MHz的编码时钟。为实现稳定的低抖动时钟，采用77.76 MHz窄带VCXO。本例假设参考时钟为19.44 MHz，为了将ADF4002的相位噪声贡献降至最低，采用最小的倍增系数4。因此，R分频器编程设置为1，N分频器编程设置为4。ADF4002的电荷泵输出（引脚2）驱动环路滤波器，环路滤波器的带宽经过优化，以提供最佳的均方根抖动，它是决定ADC信噪比的关键因素。如果带宽过窄，在相对于载波频率的频偏较小处，VCXO噪声占主导地位。如果带宽过宽，ADF4002噪声将在VCXO噪声低于ADF4002噪声情况下的频偏处占主导地位。因此，环路滤波器的最佳带宽对应VCXO噪声与ADF4002带内噪声的交点。

　　图1. ADF4002用作高速ADC的编码（采样）时钟

　　可以使用ADIsimPLL™设计工具（3.0版）来设计环路滤波器，该工具可从analog、com/pll免费下载。测量所得的均方根抖动小于 1.2 ps，假设输入信号为20 MHz，利用上述公式1可得出SNR理论值（仅由抖动决定）为76.4 dB。该值比ADC的额定SNR （59 dB）高出17.4 dB，导致总SNR仅降低0.1 dB。如果均方根抖动提高至6 ps，则20 MHz时由抖动决定的相应SNR为62.4 dB，导致总SNR为57.4 dB。

　　为进行精确测量，需要低噪声、低失真模拟输入源。利用优质信号发生器及后置调谐至目标频率的带通滤波器即可实现。虽然图1所示采用500 kHz信号源，但是应能够测试更高频率的信号源。每种附加频率均需要一个独立的带通滤波器。

　　图1所示设置使用ADF4002、AD9215和HSC-ADC-EVALB-DCZ，用户可以快速有效地确定转换器和编码时钟是否合适。SPI接口用来控制ADF4002，USB接口帮助控制AD9215-80的操作。控制器板将FFT信息送回PC，如果PC使用ADI公司的ADC Analyzer™软件，则会提供来自ADC的所有转换结果。为了达到所需的性能，整个系统必须使用出色的布局、接地和去耦技术。

　　常见变化

　　基于PLL的时钟产生电路，如图1所示，经常用于从高噪声系统时钟产生干净的低抖动时钟。ADI公司提供许多不同的频率合成和时钟产生产品，均适合类似的应用。

　　电路功能与优势

　　在多通道DAC系统中，能够通过单点监控所有的输出，这对于排除故障和诊断分析非常有利。本文所述电路利用一个单通道SAR型ADC实现多通道DAC的输出通道监控。

　　图1：典型通道监控电路

　　电路描述

　　图1所示电路利用40通道、14位DACAD5380的内部多路复用器，使所有40个输出通道均能分别路由至单一输出（MON_OUT）引脚，然后通过一个外部ADC （AD7476）进行监控。与单独监控每个通道所需的电路相比，这种方法利用的电路少得多。

　　AD5380 是一款完整的40通道、14位DAC，采用单电源供电。所有40个通道均具有一个轨到轨片内输出放大器。AD5380内置通道监控功 能，该功能由一个通过串行接口寻址的多路复用器实现，任意通道输出均可路由至监控输出（MON_OUT）引脚，以便利用一个外部ADC进行监控。任何通道 要路由至MON_OUT，首先必须在控制寄存器中使能该通道监控功能。微控制器或处理器可以通过其串行输出端口选择要监控的输出通道，然后通过其串行输入 端口读取ADC转换的数据。

　　AD5380-3采用3 V电源供电，AD5380-5采用5 V电源供电。AD7476 ADC提供12位分辨率，采用2.35 V至5.25 V单电源供电，集成基准电压源，具有低功耗、小尺寸特点和串行接口，吞吐速率最高可达1 MSPS，并采用6引脚SOT-23封装。转换速率由SCLK决定，吞吐速率最高可达1 MSPS。

　　AD5380和AD7476必须具有足够大的电源旁路电容10 µF，与每个电源引脚上的0.1 µF电容并联，并且尽可能靠近封装，最好是正对着这些器件（示意图上未显示此状态）。10 μF电容为钽珠型电容。

　　0.1 µF电容必须具有低有效串联电阻（ESR）和低有效串联电感（ESL），如高频时提供低阻抗接地路径的普通陶瓷型电容，以便处理内部逻辑开关所引起的瞬态电流。

　　电源走线应尽可能宽，以提供低阻抗路径，并减小电源线路上的突波效应。时钟等快速开关信号必须利用地线路屏蔽起来，以免向电路板上的其它器件辐射噪 声，并且绝不应靠近模拟信号。SDATA线路与SCLK线路之间布设接地线路有助于降低二者之间的串扰（多层电路板上不需要，因为它有独立的接地层；不 过，接地线路有助于分开不同线路）。应避免数字信号与模拟信号交叠。电路板相反两侧上的走线应彼此垂直，这样有助于减小电路板上的馈通效应。推荐使用微带 线技术，但这种技术对于双面电路板未必始终可行。采用这种技术时，电路板的元件侧专用于接地层，信号走线则布设在焊接侧。电路板至少需要4层才能实现最佳 布局和性能：一个接地层、一个电源层和两个信号层。

　　常见变化

　　在能接受较低分辨率转换的监控应用中，可以使用AD7476的引脚兼容产品。AD7477提供10位分辨率，AD7478提供8位分辨率。