新型IGBT系统电路保护设计的解决方案-电子技术方案|电路图讲解

IGBT绝缘栅双极型晶体管是一种典型的双极MOS复合型功率器件。它结合功率MOSFET的工艺技术，将功率MOSFET和功率管GTR集成在同一个芯片中。该器件具有开关频率高、输入阻抗较大、热稳定性好、驱动电路简单、低饱和电压及大电流等特性，被作为功率器件广泛应用于工业控制、电力电子系统等领域（例如：伺服电机的调速、变频电源）。为使我们设计的系统能够更安全、更可靠的工作，对IGBT的保护显得尤为重要。

目前，在使用和设计IGBT的过程中，基本上都是采用粗放式的设计模式——所需余量较大，系统庞大，但仍无法抵抗来自外界的干扰和自身系统引起的各种失效问题。瞬雷电子公司利用在半导体领域的生产和设计优势，结合瞬态抑制二极管的特点，在研究IGBT失效机理的基础上，通过整合系统内外部来突破设计瓶颈。本文将突破传统的保护方式，探讨IGBT系统电路保护设计的解决方案。

IGBT失效场合：来自系统内部，如电力系统分布的杂散电感、电机感应电动势、负载突变都会引起过电压和过电流；来自系统外部，如电网波动、电力线感应、浪涌等。归根结底，IGBT失效主要是由集电极和发射极的过压/过流和栅极的过压/过流引起。

IGBT失效机理：IGBT由于上述原因发生短路，将产生很大的瞬态电流——在关断时电流变化率di/dt过大。漏感及引线电感的存在，将导致IGBT 集电极过电压，而在器件内部产生擎住效应，使IGBT锁定失效。同时，较高的过电压会使IGBT击穿。IGBT由于上述原因进入放大区， 使管子开关损耗增大。

IGBT传统防失效机理：尽量减少主电路的布线电感量和电容量，以此来减小关断过电压；在集电极和发射极之间，放置续流二极管，并接RC电路和RCD电路等；在栅极，根据电路容量合理选择串接阻抗，并接稳压二极管防止栅极过电压。

IGBT失效防护

1. 集电极过电压、过电流防护，以IGBT变频调速电源主电路为例（图1）。

　　图1：传统保护模式。

在集电极和发射极之间并接RC滤波电路，可有效地抑制关断过电压和开关损耗。但在实际应用中，由于DC电源前端的浪涌突波会使集电极过电压，并使RC滤 波电路部分的抑制效果生效，IGBT通常都会被击穿或者短路。另外，在电机起动时，由于起动时的大电流，在主线路中分布的电感亦会造成较大程度的感应过电 压，使IGBT损坏。同时，电机励磁造成的感应电动势，对电路的破坏也相当地大——工程师们经常没有考虑到这一点。

针对上述情况，浪涌 突波部分可以用防雷电路进行防护（图2）。瞬雷电子开发的蓝宝宝浪涌抑制器（BPSS），在雷击方面既具有极大的过电流能力，又具有极低的残压。同时，针 对电机部分，参照ISO7637的相关标准，该产品完全可以使用。而使用其他器件则不能同时达到上述两种情况。具体问题有：压敏电阻在ISO7637的长 波（P5A）中容易失效，并且不宜长期使用；陶瓷放电管不能直接用于有源电路中，常因续流问题导致电路短路，并且抑制电压过高。

　　图2：新型防护模式。

2.栅极过电压、过电流防护

传统保护模式：防护方案防止栅极电荷积累及栅源电压出现尖峰损坏IGBT——可在G极和E极之间设置一些保护元件， 如下图的电阻RGE的作用，是使栅极积累电荷泄放（其阻值可取5kΩ）；两个反向串联的稳压二极管V1和V2，是为了防止栅源电压尖峰损坏IGBT。另 外，还有实现控制电路部分与被驱动的IGBT之间的隔离设计，以及设计适合栅极的驱动脉冲电路等。然而即使这样，在实际使用的工业环境中，以上方案仍然具 有比较高的产品失效率——有时甚至会超出5%。相关的实验数据和研究表明：这和瞬态浪涌、静电及高频电子干扰有着紧密的关系，而稳压管在此的响应时间和耐 电流能力远远不足，从而导致IGBT过热而损坏。

新型保护模式：将传统的稳压管改为新型的瞬态抑制二极管（TVS）。一般栅极驱动电压约为15V，可以选型SMBJ15CA。该产品可以通过IEC61000-4-5浪涌测试10/700US 6kV。

TVS反应速度极快（达PS级），通流能力远超稳压二极管（可达上千安培），同时，TVS对静电具有非常好的抑制效果。该产品可以通过 IEC61000-4-2接触放电8kV和空气放电15kV的放电测试。

将传统电阻RG变更为正温度系数（PPTC）保险丝。它既具有电阻的效果，又对温度比较敏感。当内部电流增加时，其阻抗也在增加，从而对过流具有非常好的抑制效果。

　　图3：传统保护模式和新型保护模式电路对比。

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衷于从缩小晶体管来提高密度和性能。在相同的成本上具有更快的速度、更大的内存，是一件多么美妙的事情！越来越多的在工艺上的进步目前已能使完好的特征尺寸升级到90nm技术节点。然而，在深层纳米尺寸满足对漏电和性能的需要却迅速地把传统的晶体管逼入困境。

要使性能得到继续的升级，人们正在采用新型材料和结构来改善传统的CMOS工艺。在超过32nm及以上的技术上，面对着功率性能前所未有的挑战，晶体管可能通过一系列的跳跃式创新得到发展吗？尽管答案仍在探索之中，从金属/高K栅堆叠、新型应变硅到多栅器件等等新型材料和器件结构竞相发起这场革命。

当晶体管忙于开关时，微小的晶体管会消耗能量，因此依靠封装更多的晶体管来提高密度并不凑效。不同工艺的能耗可通过动态功率来测得：

　　动态功率=CVdd2F

　　C=器件电容

　　Vdd=电源电压

　　F=开关频率

此外，作为一种并不完全的开关，即使当它们关闭时也会漏电，这一点对待机功耗起到作用。

　　待机功耗=I漏电xVdd

　　I漏电=漏电电流

当你把10亿只晶体管集成到一个100mm2面积的裸片上时，功耗就会迅速增加，且情况正变得更糟。对功耗进行管理是当前从系统、设计到工艺的所有人员的压倒一切的活动。降低功耗并不难，难在你要跟性能进行平衡。

短沟道静电学

由于工艺和材料的限制，在我们急于压缩门栅和沟道尺寸之时，源/漏结点和门栅电介质的升级却不没能跟上不能步伐。这导致短沟道静电更加不足，当器件关闭 时，门栅对源-漏的漏电影响更弱（也就是亚门限模式）。随着在门栅与超出正常界线的源/漏之间的沟道电荷分配的增加（如图1），会导致亚门限漏电增加，这 点可从门限电压出乎我们意料的降低中反映出来（图2）。

　　图1：器件电荷分配的影响有以下三种情况：（a）统一的沟道渗杂；（b）超浅结；（c）高的容器植入掺杂。

　　图2：以门栅极长度（Lg）为函数的器件阀值电压（VT）及源/漏漏电的曲线。对于更小的Lg，短沟道效应的开始造成VT减少。这一点同时伴随着源？漏漏电的指数增长。

要缓减这一状况，我们可使源和漏结点（xj）更浅且更陡（图1b），或者通过增加结点周围的沟道掺杂，来屏蔽静电对源/漏的影响（降低耗尽宽度） （1c）。由于低阻抗超浅结点特别具有挑战性，我们在进行伸缩时，大量的增加沟道掺杂来抑制漏电。增加掺杂会带来两种不良的副作用，会导致开关电流 （Ion/Ioff）比急剧降低，该比值对于好的开关应被最大化。通过实现低亚门限摆幅（S），静电的开关比可（图3）以最大化。一个简单的一维MOS电 容器的S描述忽略了由［1］给出的源/漏的电荷分配的影响：

　　S = 1/（亚门限斜率） = 2.3 kT/q （1 + Cdm/Cox） ~ 2.3 kTq （1 + 3Tox/Wdm）

　　T = 温度

　　Cdm = 损耗电容

　　Cox =门栅电容

　　Tox =门栅电介质厚度。

　　Wdm = 沟道损耗宽度

取决于栅极与沟道之间的电容耦合（Cdm/Cox），S测量门 栅在关闭与打开沟道之间摆动的良好程度。增加沟道掺杂，而不使门栅电介质厚度（Tox）相应地减少，会导致S的增加。对于短沟道MOSFET，S也可通过 门栅与短沟道之间的电荷分配得到增加，这也会受到终接电压的影响。显然，在维持良好短沟道控制时，如果缺乏沟道掺杂（Cdm~0），S值就最小（例如，最 小化的源/漏门栅电荷分配）。如果不能完全自由地伸缩门栅电介质厚度及结点深度，由于短沟道控制在那时变得极度依赖于越来越多的沟道掺杂，从而使S最小化 对于体MOSFET而言就是一个令人畏惧的事情。

　　图3：具有匹配的电流，但具有不同的亚门限斜率的两个器件之间的亚门限行为。

掺杂的另一个高代价是损伤传输速度。具有高沟道掺杂的器件被迫在更高门栅电场进行工作。这增加了具有门栅电介质界面沟道载流子的散射，导致载流迁移率（图4）和折衷的驱动性能的大幅下降。

　　图4：对于不同沟道掺杂水平（NA）和温度［2］， MOSFET的电子迁移率是有效电场的函数。

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