Crossing a New Frontier of Multiband Receivers with Gigasamp-电子技术方案|电路图

模数转换器(ADC)很久以来一直是通信接收机设计的基本器件。随着通信技术的不断发展，消费者要求更快的数据速率和更低的服务价格。提供这项技术的回程服务供应商面临着两难的处境。更高的数据速率意味着更多带宽，这也就表示更快的数据转换器，将模拟无线电波转换为数字处理。然而，更快的数据转换器（GSPS，或称每秒千兆采样转换器）——广为人知的有RF采样ADC——同样产生大量数据，而这些DSP芯片必须以高得多的速度进行处理。这无疑增加了无线电接收机的运营成本。

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解决方案是对组成RF采样ADC的硅芯片进行更优化设计。得益于硅芯片工艺的进步（感谢摩尔定律），定制型数字处理模块中的RF采样ADC在功耗和尺寸方面的效率相比现有FPGA要更高。使用这些数字信号处理模块还能获得更低的数据速率，从而可以使用成本更低的FPGA。这对于运营商来说是双赢的局面，因为他们可以使用这些GSPS ADC以高频率进行采样、使用内部数字下变频器(DDC)以所需速度处理数据，并以能实现的（低）数据速率将其发送至更为廉价的FPGA（或者现有的ASIC产品）进行进一步的基带处理。

使用带有DDC的RF采样ADC的另一个优势是，这样可以通过更灵活、更紧凑、性价比更高的方式实现双频段无线电系统。双频段无线电系统的应用已有多年历史。基站系统设计人员以前通过使用两个独立的无线电路径（每频段一个）来实现双频段无线电系统。本文讨论一种利用多频段无线电接收机——使用RF采样ADC，比如AD9680——对两个独立而使用广泛的频段进行数字化和处理。本文第一部分解释了功能框图级别的实现，并讨论了双频段无线电系统中使用GSPS ADC的优势。本文第二部分将讨论TDD LTE频段34和39（亦分别称为频段A和频段F）的实现和数据分析，并通过数据分析来揭示显示器性能。

传统双频段无线电接收机
为了迎合客户对于双频段无线电的需求，同时满足总系统级性能要求，基站设计人员拿出了他们的看家本领：复制两次无线电设计，然后每频段调谐一个设计。这意味着针对客户的选择，设计人员必须将两个独立的无线电硬件设计调谐至两个频段。

例如，如果需要构建能支持TDD LTE频段34（频段A：2010 MHz至2025 MHz）以及频段39（频段F：1880 MHz至1920 MHz）1的无线电接收机，则设计人员就会打包两个无线电接收机设计。TDD LTE频段的频率规划如图1所示。

图1。TDD LTE频段34和39的频率规划。

设计双频段无线电接收机以支持这些频段的传统方法是部署两个独立的接收机链路，每频段一个。下文图2显示了双频段无线电接收机的框图。2

图2.双频段无线电接收机设计的传统方法。

图2显示了双频段无线电的传统实现。该方案的实现成本较高，因为它实际上是一个系统中的两个无线电接收机。每一个处理元件都是重复的，以便支持对应频段。FPGA资源也是如此。每一个处理元件都是重复的，以便支持对应频段，这导致FPGA资源重复，增加系统成本和复杂性，导致功耗上升。就FPGA接口来说，FPGA资源也将是两倍，以支持两个ADC数据流。图3显示了FPGA I/O资源要求或双频段无线电接收机系统设计的框图。该图同时显示了LVDS和JESD204B ADC接口。LVDS数据速率较低，但FPGA需要更高的I/O数。JESD204B接口需要较少的FPGA I/O资源，但通道速率可能更高，因此FPGA也许更为昂贵。

图3.传统双频段无线电接收机的FPGA接口要求。

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DFT 是一种在设计阶段将可测试性置入集成电路 (IC) 的方法，可以降低测试成本并提高制造良率，多年来以不同方式得到广泛应用。Ad-hoc 和结构化这两种方法能够有效地检测出电路中所有的故障，减少测试开发相关的成本和时间，以及减少测试制造芯片所需的实际时间。

Scan 和 MBIST 是两种最常用的 DFT 工具，在功能验证后可插入到设计中。这些工具绝对物有所值，因为在制造完成后，通过测试大量芯片是否存在制造缺陷的成本可能高达制造成本的 40%。此外，它们可以规避将失效器件推广到市场的风险，因为召回该批次失效器件的成本远远大于在测试工厂发现该问题的成本，而且容易对商誉产生不可估量的负面影响。

但是，片上测试架构（例如扫描链、MBIST 结构和压缩/解压逻辑）的插入可能影响到其自身的功能正确性。因而必须在植入 DFT 之后执行门级设计验证。然而，如今的设计规模已涉及数亿个逻辑门，完全超过了硬件描述语言 (HDL) 所能达到的性能，使其在应对当前任务时几乎毫无用处。

只有硬件加速仿真能够验证各种规模和复杂芯片的功能。硬件加速仿真的执行速度要比软件仿真高出几个数量级，例如，硬件加速仿真在数小时内就能完成需要花费约 3 个月时间的设计仿真。

新的 DFT“App”可用于硬件加速仿真*，以执行一项艰巨的任务——根据既定排程测试植入 DFT 的被测设计 (DUT)，这一任务有严格的时间规定，可能没有多余的浮动时间。它给硬件加速器开发流程带来了两大改变，第一个是编译流程的改变，第二个是运行时间的变化。

首先，包含 Scan 和 MBIST 测试结构的网表与工业标准 STIL 格式文件一起传入硬件加速仿真编译器，包括设计 I/O 配置、时钟信息和测试向量。

编译器可创建必要的架构，即流量生成器和检查器，以便从 STIL 文件读取测试向量，然后将包含 DFT 逻辑的 DUT 门级网表综合成一个能够兼容硬件加速仿真的结构化说明中，最后生成 DFT 验证平台。测试逻辑还包含了 DUT 输出的对比机制（图 1）。

图 1.经 DFT App 修改后的编译流程。

在调取时，设计和验证平台映射到硬件加速器中。在运行期间，硬件加速器通过由编译器创建并在主机 PC 上运行的流量生成器从 STIL 文件读取测试向量，然后通过验证平台应用到合成 DUT 中。检查器以硬件加速仿真速度比较 DUT 的输出（图 2）。

图 2.显示主机 PC 和硬件加速器操作分解的运行时间方框图。

DFT APP可以实现 DFT 验证完整的 Pattern 设置，从而缩短 Pattern 开发周期。通过结合使用可处理多达20亿门的硬件加速仿真平台以及支持 DFT 方法的编译器，可实现对已嵌入扫描和其他测试结构的大型门级设计的测试 Pattern 验证。DFT App 可通过标准 STIL 格式文件与其他工具协同工作。

表 1 总结了硬件加速器与软件仿真基于 DFT APP 相比的性能改进。

表 1体现了性能改进的 DFT App 基准对比

硬件加速仿真过程可以提供充足的验证能力，确保遵循 DFT 的排程，从而加快上市时间、提高制造良率并最终增加利润。将 DFT App 应用于硬件加速仿真中，扩展了使用的模式、提高性能，并帮助验证工程师规避风险。

作者注释：

* 今年 2 月份，Mentor Graphics 推出了针对其 Veloce 硬件加速仿真平台的新型应用程序，开启了硬件加速仿真的新时代，DFT App 便是其中一个。其他应用程序包括 DeterminiSTic 内电路仿真 (ICE) 和 FastPath，后者能够以更快的模型执行速度验证大型多时钟 SoC 设计，从而优化硬件加速仿真性能。之前推出的是支持低功率的应用程序。推出应用程序的目的是让所有类型的验证工程师都能使用硬件仿真，而不需要掌握关于硬件加速仿真的具体知识，从而提高生产率。此外，这些应用程序还可以帮助他们更快完成很多难以处理的验证任务，以及帮助验证团队降低验证风险。

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