6 通道射频遥控器采用 CC2500 射频收发器模块和 microchip 的 PIC16F1847 微控制器设计。发射器配有 6 个轻触开关、4 个...
使用噪声建模优化混合信号电路/PCB 设计，第 1 部分
接线图
2024年10月20日 19:21 15
admin
可以创建一个简化的系统模型，其中包含 V 或 I 源，以及各种电路元件作为集总参数模型 (RLC) 来进行节点分析。最简单的耦合模型是静电耦合模型，其中主要耦合元件是电容器。可以对电磁干扰进行建模，但考虑到您可能拥有与松散耦合的单匝变压器等效的模型以及未知的谐振频率，建模过程要复杂得多。
在这种情况下，建议在相关设备的输入端使用干扰源频率的电压源对此类情况进行建模，并通过相关导体上的 V/m 信号强度估算其幅度。电缆电感可能会主导此“源”的输出阻抗，因此应将一个估算值的电感器与此电压源串联。优化电路的输入阻抗，以在空间/成本限制内尽可能好地抑制该频率，同时保持所需的信号带宽。
输入结构可以根据数据表中所述内容进行建模。使用的典型组件是 RLC，但如果需要考虑 RF 整流（对于 DC 敏感输入），则在电源轨上添加二极管（例如用于内部 ESD 抑制）。如果这样做，您可能还必须输入电压源，以便它们的效果仅在特定电压水平下发生（添加与二极管串联的 DC 电压源）。逻辑输入的典型 IC 输入结构具有大约 10pf 的信号地电容，但应查阅数据表以查看是否指定。如果没有说明输入阻抗，则必须根据指定的输入电压和漏电流或偏置电流来估算它。
变压器和 DC-DC 转换器（有时带有变压器）等设备将具有从输入到输出的寄生电容（对于隔离转换器），并且电容值对于确定是否需要额外措施（如铁氧体）来控制共模电流非常有用。同样，如果没有指定这些参数，您的选择是基于类似部件进行估算，或尝试测量样本。
这些模型还有助于理解隔离电路，以及当泄漏路径不受控制且完全由制造、环境或零件变化决定时会发生什么。虽然我见过一些设计，它们显示在变压器隔离边界上增加电容，但噪声建模通常表明这没有好处。允许更多的射频电流从一个阶段流向另一个阶段可能会产生更多的辐射。方法是观察潜在的泄漏路径，并尝试限制电流，和/或尝试将其分流到参考地、连接的法拉第笼或附近的底盘。
噪音来源：明显，但不太明显
噪声源有时是此分析中最难确定的。显而易见的是电路卡组件 (CCA) 或电缆上由时钟信号驱动的电路节点。由于谐波的存在，通常最好将此元件的噪声源建模为基频的 5-10 倍，以考虑谐波，从而进行最坏情况分析。数据线也可以建模，但建模频率的选择可能不太明显。感兴趣的特性是信号传输速率[1]，即单位时间内状态变化的次数。
如果对 115kbaud RS-422 数据线进行建模，频率实际上应为 57.5 kHz（方波），因为如果相邻位为“1”，则位之间没有状态变化。因此，对最高信号速率进行建模将需要交替位模式 (010101)，这将导致波特率减半。然后我们必须考虑谐波，因为方波具有至少 5 倍基波的显著谐波含量。对更复杂的调制方案进行建模可能需要不同的方法，但对于一阶近似，可以假设一个基本信号。您可以稍微增加频率；比如 50%，以提供计算的降额因子并考虑此计算中的一些未知数或精度。
直流电源总线作为噪声源
我们讨论了明显的噪声源（时钟），但更常见的干扰源是电源轨，因为它们连接到所有 IC。可以根据所用的电压轨或器件类型估算噪声幅度（表 1）。噪声源应低于表中的目标值，但越低越好。噪声的影响将根据直流输入电平而变化，我们如何处理它取决于应用，其中一些应用会接受偶尔的错误输入；但有些应用会失败并产生更严重的后果。
如果您已经测量了具体数字，请使用这些值。如前所述，可以使用 BW = 0.35/上升时间作为一阶近似值，根据所涉及芯片的最小上升时间估算出直流电源线上要建模的最大信号频率。以这些速度切换的设备会对这些频率的电源线造成干扰。模拟电源轨的设计本身就应为 50mV 或更低（同样，该量可能因电源轨的电压而异）。测量公司内部的历史电路可以提高模拟的准确性。
另一个假设是作者的偏好——使用值作为 PP 噪声。如果您大量平均信号，您可能更喜欢使用 RMS。但是，如果您针对 PP 噪声进行设计，导致 A/D 输入上只有几位，则对大量数字信号处理的需求就会减少。
数字 IC 和模拟 IC 之间存在一个重要区别。模拟 IC 通常设计为抑制电源轨上的噪声，这种抑制会随着频率的增加而下降。具有图腾柱输出的数字设备对电源总线上的任何噪声的抑制很小或根本没有。这是信号通过阈值电压（开关点）转换时的重要区别。当上升时间太慢时，过多的高频噪声可能会在输出上产生多次转换、故障或抖动。
添加电容可能会使转换速率过慢，从而导致闩锁或严重抖动。如果选择这种方法，请始终观察信号的最大上升时间。通常最好先清理电源轨，并确保噪声在表 1 中列出的值范围内。
接地噪声源
接地噪声很难量化，因为它会因应用和电缆长度的不同而有很大差异。为了开始对此类问题进行建模，可视化 RFI 电流路径有助于优化屏蔽、接地连接和铁氧体放置。仪器柜内的接地连接不是这里关注的问题，尽管对于对低于 10mV 的信号电平敏感的电路来说，这可能是一个问题。这里我们考虑相距几英尺或更远的接地连接。这包括两个可能相互通信但插入不同电源板的设备。相距不到 10 米的连接可能不会有太大的低频电压差 (f
超过该距离，可能会出现较大的交流和直流电压电位，需要隔离，这可以建模。其中一些可能是破坏性的（V>50V），因此标准警告是注意非常远连接的接地环路。请注意经验法则，因为较短的运行（
量化噪声源幅度
为了快速回答“噪声源是否会影响我的电路？”这个问题，我们需要一种方法来估计大多数系统可以接受的噪声源幅度。表 1 提供了基于电路中器件的输入阈值带的噪声幅度的保守指导方针 [4]。
这些噪声目标通常用作给定电源轨上预期情况的指南。由于逻辑设备不提供任何电源噪声抑制，因此电源轨噪声最终会出现在您的信号上。假设静态逻辑信号处于给定逻辑电平的边际电压，则添加到此电压的噪声将导致其逻辑状态（正脉冲或负脉冲）发生非指令变化。将噪声幅度保持在设备输入范围的一小部分将使系统更可靠。电源总线上的噪声水平应该是设计目标，而不仅仅是您在首次构建时接受的结果。
就噪声要求而言，模拟设备更适合特定应用。其中一些设备具有电源抑制功能，如上所示。比较器的噪声水平需要低于其电路相关的滞后，以避免故障。电压参考噪声幅度应根据 A/D 子系统或其他下游设备的有效分辨率进行管理。电压参考还可以指定 PSRR，这将有助于确定电压轨噪声目标应该是多少才能获得可接受的输出噪声水平。
在这种情况下，建议在相关设备的输入端使用干扰源频率的电压源对此类情况进行建模，并通过相关导体上的 V/m 信号强度估算其幅度。电缆电感可能会主导此“源”的输出阻抗，因此应将一个估算值的电感器与此电压源串联。优化电路的输入阻抗，以在空间/成本限制内尽可能好地抑制该频率，同时保持所需的信号带宽。
输入结构可以根据数据表中所述内容进行建模。使用的典型组件是 RLC，但如果需要考虑 RF 整流（对于 DC 敏感输入），则在电源轨上添加二极管（例如用于内部 ESD 抑制）。如果这样做，您可能还必须输入电压源，以便它们的效果仅在特定电压水平下发生（添加与二极管串联的 DC 电压源）。逻辑输入的典型 IC 输入结构具有大约 10pf 的信号地电容，但应查阅数据表以查看是否指定。如果没有说明输入阻抗，则必须根据指定的输入电压和漏电流或偏置电流来估算它。
请记住，这里的目标不是 1% 的解决方案，而是数量级优化。估计输入电阻变化为 100K 或 200K 并不重要，因为我们的目标是让外部偏置网络的输入阻抗尽可能小于 500 欧姆，以降低敏感度。对数字设备使用 IBIS 模型是获得更高输入/输出建模保真度的另一种方法，我将在下一篇文章中介绍。
变压器和 DC-DC 转换器（有时带有变压器）等设备将具有从输入到输出的寄生电容（对于隔离转换器），并且电容值对于确定是否需要额外措施（如铁氧体）来控制共模电流非常有用。同样，如果没有指定这些参数，您的选择是基于类似部件进行估算，或尝试测量样本。
这些模型还有助于理解隔离电路，以及当泄漏路径不受控制且完全由制造、环境或零件变化决定时会发生什么。虽然我见过一些设计，它们显示在变压器隔离边界上增加电容，但噪声建模通常表明这没有好处。允许更多的射频电流从一个阶段流向另一个阶段可能会产生更多的辐射。方法是观察潜在的泄漏路径，并尝试限制电流，和/或尝试将其分流到参考地、连接的法拉第笼或附近的底盘。
屏蔽系统将利用屏蔽层到导体或导体到导体的电容规格来构建模型。端到端的屏蔽电阻通常建模为 0 欧姆，但如果电路中的其他值低于 10 欧姆，则可以调整此值。
噪音来源：明显，但不太明显
噪声源有时是此分析中最难确定的。显而易见的是电路卡组件 (CCA) 或电缆上由时钟信号驱动的电路节点。由于谐波的存在，通常最好将此元件的噪声源建模为基频的 5-10 倍，以考虑谐波，从而进行最坏情况分析。数据线也可以建模，但建模频率的选择可能不太明显。感兴趣的特性是信号传输速率[1]，即单位时间内状态变化的次数。
如果对 115kbaud RS-422 数据线进行建模，频率实际上应为 57.5 kHz（方波），因为如果相邻位为“1”，则位之间没有状态变化。因此，对最高信号速率进行建模将需要交替位模式 (010101)，这将导致波特率减半。然后我们必须考虑谐波，因为方波具有至少 5 倍基波的显著谐波含量。对更复杂的调制方案进行建模可能需要不同的方法，但对于一阶近似，可以假设一个基本信号。您可以稍微增加频率；比如 50%，以提供计算的降额因子并考虑此计算中的一些未知数或精度。
在某些应用中，与交流线路相关的噪声源可能非常强。线路频率通常为 50 或 60Hz。军事应用可能为 400Hz。由于涉及更高的电流，磁耦合可能是一个问题，并且电路耦合可以通过这种方式可视化。这在很多时候都转化为共模问题，因此应考虑拓扑结构以查看您的电路是否对此敏感。防止线路频率耦合问题非常困难；因此，最好通过单点接地和大隔离阻抗来控制噪声。可以对此进行建模以查看数字响应，和/或帮助可视化最佳连接设计选择。可以通过在连接中串联插入变压器/电压源来模拟交流线路上的噪声。
直流电源总线作为噪声源
我们讨论了明显的噪声源（时钟），但更常见的干扰源是电源轨，因为它们连接到所有 IC。可以根据所用的电压轨或器件类型估算噪声幅度（表 1）。噪声源应低于表中的目标值，但越低越好。噪声的影响将根据直流输入电平而变化，我们如何处理它取决于应用，其中一些应用会接受偶尔的错误输入；但有些应用会失败并产生更严重的后果。
如果您已经测量了具体数字，请使用这些值。如前所述，可以使用 BW = 0.35/上升时间作为一阶近似值，根据所涉及芯片的最小上升时间估算出直流电源线上要建模的最大信号频率。以这些速度切换的设备会对这些频率的电源线造成干扰。模拟电源轨的设计本身就应为 50mV 或更低（同样，该量可能因电源轨的电压而异）。测量公司内部的历史电路可以提高模拟的准确性。
另一个假设是作者的偏好——使用值作为 PP 噪声。如果您大量平均信号，您可能更喜欢使用 RMS。但是，如果您针对 PP 噪声进行设计，导致 A/D 输入上只有几位，则对大量数字信号处理的需求就会减少。
数字 IC 和模拟 IC 之间存在一个重要区别。模拟 IC 通常设计为抑制电源轨上的噪声，这种抑制会随着频率的增加而下降。具有图腾柱输出的数字设备对电源总线上的任何噪声的抑制很小或根本没有。这是信号通过阈值电压（开关点）转换时的重要区别。当上升时间太慢时，过多的高频噪声可能会在输出上产生多次转换、故障或抖动。
添加电容可能会使转换速率过慢，从而导致闩锁或严重抖动。如果选择这种方法，请始终观察信号的最大上升时间。通常最好先清理电源轨，并确保噪声在表 1 中列出的值范围内。
接地噪声源
接地噪声很难量化，因为它会因应用和电缆长度的不同而有很大差异。为了开始对此类问题进行建模，可视化 RFI 电流路径有助于优化屏蔽、接地连接和铁氧体放置。仪器柜内的接地连接不是这里关注的问题，尽管对于对低于 10mV 的信号电平敏感的电路来说，这可能是一个问题。这里我们考虑相距几英尺或更远的接地连接。这包括两个可能相互通信但插入不同电源板的设备。相距不到 10 米的连接可能不会有太大的低频电压差 (f
超过该距离，可能会出现较大的交流和直流电压电位，需要隔离，这可以建模。其中一些可能是破坏性的（V>50V），因此标准警告是注意非常远连接的接地环路。请注意经验法则，因为较短的运行（
此类噪声模型的粗略估计可以从频率高达 100 MHz 时 1-2 伏 PP 的幅度与 50/60Hz 的电压源串联开始。这里的目标是在给定成本和空间的情况下提供尽可能多的免疫力，而不是特定的衰减量，除非您已经对该现象进行了现场测量以测量电压差和频谱内容。
量化噪声源幅度
为了快速回答“噪声源是否会影响我的电路？”这个问题，我们需要一种方法来估计大多数系统可以接受的噪声源幅度。表 1 提供了基于电路中器件的输入阈值带的噪声幅度的保守指导方针 [4]。
这些噪声目标通常用作给定电源轨上预期情况的指南。由于逻辑设备不提供任何电源噪声抑制，因此电源轨噪声最终会出现在您的信号上。假设静态逻辑信号处于给定逻辑电平的边际电压，则添加到此电压的噪声将导致其逻辑状态（正脉冲或负脉冲）发生非指令变化。将噪声幅度保持在设备输入范围的一小部分将使系统更可靠。电源总线上的噪声水平应该是设计目标，而不仅仅是您在首次构建时接受的结果。
就噪声要求而言，模拟设备更适合特定应用。其中一些设备具有电源抑制功能，如上所示。比较器的噪声水平需要低于其电路相关的滞后，以避免故障。电压参考噪声幅度应根据 A/D 子系统或其他下游设备的有效分辨率进行管理。电压参考还可以指定 PSRR，这将有助于确定电压轨噪声目标应该是多少才能获得可接受的输出噪声水平。
相关文章
发表评论